技術トピックス

キオクシアで研究開発を進めている最新技術など参考になるトピックスをわかり易く解説します。

デバイス技術

新規メモリ開発

新規メモリ開発

テラビット級の高集積を目指すイオンメモリ

テラビット級の高集積を目指すイオンメモリ

BiCS FLASH™開発

BiCS FLASH™開発

Twin BiCS FLASH ~3次元フラッシュメモリの更なる大容量化を実現する半円型構造セル~

Twin BiCS FLASH ~3次元フラッシュメモリの更なる大容量化を実現する半円型構造セル~

TCAD技術開発

TCAD技術開発

ナノ材料の評価技術

ナノ材料の評価技術

プロセス技術

次世代リソグラフィプロセス技術 ~ナノインプリント技術~

次世代リソグラフィプロセス技術 ~ナノインプリント技術~

次世代デバイス向け分析技術

次世代デバイス向け分析技術

機械学習を活用した画像処理技術

機械学習を活用した画像処理技術

BiCS FLASH™を支えるRIE技術

BiCS FLASH™を支えるRIE技術

3次元フラッシュメモリ向け単結晶シリコンチャネルプロセス技術の開発

3次元フラッシュメモリ向け単結晶シリコンチャネルプロセス技術の開発

ナノインプリントリソグラフィによるハーフピッチ14nm一括パターンニング技術開発

ナノインプリントリソグラフィによるハーフピッチ14nm一括パターンニング技術開発

システム技術

HMB技術開発とDRAMレスSSDの実現

HMB技術開発とDRAMレスSSDの実現

高速・省エネルギーのディープラーニング向けアルゴリズムとHWアーキテクチャの開発

高速・省エネルギーのディープラーニング向けアルゴリズムとHWアーキテクチャの開発

高速大容量ストレージ向け25.6Gb/s リング・トポロジー型インターフェース

高速大容量ストレージ向け25.6Gb/s リング・トポロジー型インターフェース

生産管理技術

工場イノベーション

工場イノベーション

デバイス技術

新規メモリ開発

メモリ事業の製品ポートフォリオを広げ、ビジネスを拡大するための新規メモリの技術を開発中です。中でもファイルメモリの更なる大容量化・高集積化を実現するための新しいセル構造の提案や、新たな市場の創生も視野に入れた、各種の高速不揮発性メモリの技術開発などを行っています。例えばSTT-MRAM技術(*1)やReRAM技術(*2)に関してはそれぞれ学会発表時点で世界最大容量を達成しました(*3)

新規構造、新規材料を持つ新規メモリの実用化には高度なデバイス技術、プロセス技術、回路設計技術などが必要であり、日々新たな課題に挑戦していきます。
 

*1…スピン注入型磁気抵抗メモリ(2016年に4Gbit STT-MRAM技術をSK-hynix社と共同でIEDM学会に発表)

*2…抵抗変化型メモリ(2013年に32Gbit ReRAM技術をSanDisk社と共同でISSCC学会に発表)

*3…それぞれ当社調べ

学会発表したメモリセルの構造(左 STT-MRAM、右ReRAM)

学会発表したメモリセルの構造(左 STT-MRAM、右ReRAM)

テラビット級の高集積を目指すイオンメモリ

二端子メモリ素子を使った高速で大容量な次世代メモリの開発が世界的に進められていますが、現在はその容量が最大でも数百ギガビットに留まっています。我々はさらに将来を見据えて、テラビットを超える超大容量のクロスポイント型メモリを実現するための課題を抽出し、それを解決するための新規メモリ開発を進めています。

テラビット級の超大容量二端子メモリを実現するためには、メモリ素子の動作電流低減という新たな課題を克服しなければなりません。最近の研究によれば、メモリ素子の動作電流をマイクロアンペア以下に抑えなければ配線の電圧降下や消費電力の問題を解決できないことが示されています[1]

我々は、マイクロアンペア以下の低電流動作が期待される新たな二端子メモリ「銀イオンメモリ」に注目し、開発を進めています。イオンメモリは、金属と絶縁体から構成されるシンプルな構造で、絶縁体中に形成される金属フィラメントを電圧制御することでON(低抵抗)状態とOFF(高抵抗)状態を実現します。最適な金属と絶縁体の組み合わせを選択すれば、クラスター形状の金属フィラメントとなり(図1)、他のメモリ素子に比べて低電流(高抵抗)なON状態を形成できます。

図1:イオンメモリの断面TEM画像と動作原理

図1:イオンメモリの断面TEM画像と動作原理

我々はこのイオンメモリを搭載した微細なクロスポイント構造(図2)で良好なメモリ特性を実現し(図3)、将来の超大容量メモリの有力候補であることを実証しました。本技術については、2019年6月に京都で開催された国際学会「VLSIシンポジウム」において発表を行いました[2]

図2:イオンメモリを搭載した微細クロスポイントアレイの断面TEM画像

図2:イオンメモリを搭載した微細クロスポイントアレイの断面TEM画像

図3:メモリ特性のセル面積依存性

図3:メモリ特性のセル面積依存性

[1] Z. Jiang, S. Qin, S. Fujii, D. Lee, S. Wong, and H.-S. P. Wong , “Selector requirements for Tera-bit Ultra-High-Density 3D Vertical RRAM”, 2018 IEEE Symposium on VLSI Technology, pp.107-108.

[2] S. Fujii, R. Ichihara, T. Konno, M. Yamaguchi, H. Seki, H. Tanaka, D. Zhao, Y. Yoshimura, M. Saitoh, and M. Koyama, “Ag Ionic Memory Cell Technology for Terabit-Scale High-Density Application”, 2019 IEEE Symposium on VLSI Technology, pp.T188-T189.

BiCS FLASH™開発

フラッシュメモリは、データを保存するためにスマートフォン・ゲーム・カーナビゲーションやクラウドサーバなど様々な情報機器やIT産業で使われています。多くのデータをより小さい形で保存したい、という需要を実現するには、記憶密度を⾼めたフラッシュメモリの開発が重要です。2次元のNAND型フラッシュメモリの場合、微細化技術を中⼼に、15nmのメモリセルを開発し、その実現に寄与してきました。しかしながら技術的な限界を迎え、3次元に⾼密度(多層)化したのがBiCS FLASH™です。最新の96層BiCS FLASH™は、512ギガビット容量を1円玉より小さい幅約12mmのChipで実現しています。そして、前世代の64層に⽐べ、 約50% のビット密度増加を実現しています。BiCS FLASH™開発では、更なる⾼層化の技術開発も進めており、情報爆発に伴う急激なメモリ需要を今後も⽀えていきます。

第4世代BiCS™の電子顕微鏡像

第4世代BiCS™の電子顕微鏡像

NAND FLASHのロードマップ

NAND FLASHのロードマップ

Twin BiCS FLASH
~3次元フラッシュメモリの更なる大容量化を実現する半円型構造セル~

円型セルのゲート電極を分断して半円型にすることでセルサイズを縮小し、より少ないセル積層数で高いビット密度を実現するセル構造 を開発しました。導電体電荷蓄積層(Floating Gate/FG)を用いたセル設計の改良により、円型セルよりも小さいセルサイズで、高い書込スロープと広い書込/消去ウィンドウを取得することに初めて成功しました。そして、この新規構造セルは、ビット密度の増大に有効であるセルの超多値化に向けて、有望な候補であることを示しました。

これまで、BiCS FLASH™に代表される3次元フラッシュメモリでは、セル積層数を増やし、高アスペクト比の加工プロセスの適用により、大容量かつ低ビットコストを実現しています[1]。しかし、製品のセル積層数は100層を超え始めており[2]、加工形状/寸法の制御、高プロセススループットの確保等が難しくなってきています。そこで、従来の円型セルのゲート電極を分断して半円型にすることでセルサイズを縮小し、より少ないセル積層数で高いビット密度を達成する技術(図1)を、世界で初めて*1開発しました。また、セル構造/プロセスの最適化により、書込速度の向上に重要となる高い書込スロープ*2と広い書込/消去ウィンドウ*3を、円型セルよりも小さいセルサイズで実現しました。

図1:(a)ビット密度とセル積層数の関係 (b)半円型セルの平面模式図

図1:(a)ビット密度とセル積層数の関係 (b)半円型セルの平面模式図

*1...2019年12月現在、当社調べ

*2...印加電圧あたりの閾値電圧(Vt)変動量

*3...消去から書込までの閾値電圧差

・半円型セル構造

円型セルはフラットセルと比較して、曲率効果[3]により書込ウィンドウを確保し、書込飽和*4を抑制できます(図2)。曲率形状によって、トンネル膜を介する電荷の注入効率が高くなり(書込ウィンドウ増)、同時にブロック膜のリーク電流が低減することで、注入された電荷がブロック膜に抜けること(書込飽和)を抑えます。この新規セル構造は、(図3)に示すように曲率効果の利点を生かす半円形状を採用しており、さらに電荷蓄積層は電荷の捕獲効率が高い導電体(Floating Gate/FG)、ブロック膜にはリーク電流を下げるための高誘電率絶縁体を用いています。導電体電荷蓄積層は各セルで分離されており、上下セル間で絶縁体電荷蓄積層が繋がっているチャージトラップ(Charge Trap/CT)セルと比較して、セル間の電荷移動を抑制することができます。

*4...印加電圧あたりの閾値電圧変動量が減少する特性

図2:書込飽和と書込ウィンドウを比較するシミュレーション結果

図2:書込飽和と書込ウィンドウを比較するシミュレーション結果

図3:作製した半円型FGセル (a) 断面 (b) 平面

図3:作製した半円型FGセル (a) 断面 (b) 平面

・半円型セル特性

導電体電荷蓄積層と高誘電率ブロック膜の適用によって、(図4)に示すように円型セルに比べて高い書込スロープと広い書込/消去ウィンドウを、縮小したセルサイズにて実証することに初めて成功しました。また、トンネル膜の成膜プロセス含めた膜質及び界面特性を改善することで、書込/消去ストレス後のセル特性変動を低減することができます(図5)。これらの特性改善技術により、セルサイズを縮小した半円型セルで、Vt分布のシミュレーションを行うと、従来の円型セルと同等の4ビット/セル(Quadruple-Level Cell)でのVt分布、さらに低トラップのシリコンチャネルを組み合わせることで5ビット/セル(Penta-Level Cell)でのVt分布が確認できました。これにより大容量化に有効なセルの超多値化に有望な構造であることがわかりました (図6)。

図4: 半円型FGセルと円型CTセルの書込/消去特性の比較

図4:半円型FGセルと円型CTセルの書込/消去特性の比較

図5:10kサイクルストレス後の信頼性 (a) Endurance特性

図5:10kサイクルストレス後の信頼性 (a) Endurance特性

図5:10kサイクルストレス後の信頼性 (b) データ保持特性

図5:10kサイクルストレス後の信頼性 (b) データ保持特性

図6:実特性に合わせこんだシミュレーションによる書込後のVt分布 (a) QLC (b) PLC

図6:実特性に合わせこんだシミュレーションによる書込後のVt分布 (a) QLC (b) PLC

従来の円型セルのゲート電極を分断して半円型にし、セルサイズの縮小に加えて超多値化を実現する新規構造セルを開発することで、少ないセル積層数で高いビット密度を達成する技術の可能性を明示しました。今後もセル設計の改良を実施し、実用化に向けて研究開発を継続していきます。

参考文献

[1] H. Tanaka, et al., “Bit cost scalable technology with punch and plug process for ultra high density flash memory”, Symp. VLSI Tech. Dig., p. 14, 2007.
[2] C. Siau, et al., “A 512Gb 3-bit/cell 3D flash memory on 128-wordline-layer with 132MB/s write performance featuring circuit-under-array technology”, ISSCC Tech. Dig., p. 218, 2019.
[3] S. Amoroso, et al., “Semi-analytical model for the transient operation of gate-all-around charge-trap memories”, IEEE Trans. Electron Devices, p. 3116, 2011.

TCAD技術開発

先端メモリ開発では、新たな材料や複雑な3次元デバイス構造の開発が必要とされており、開発を見通し良く、効率的に進展させるため、TCAD(Technology CAD)技術の活用が鍵となっています。
 

新しい技術課題に対して的確な解決策を提示するためには、まずデバイス動作の基本となるプロセス現象やデバイス動作のモデリングを行います。微視的な電子・原子レベルの現象理解を可能とする第一原理計算等の計算科学シミュレーションを用い、現象理解を確固としたものにします。続いてプロセス・デバイスモデルを、迅速に内製TCADに組み込むシステム開発を行い、ロバストなシミュレーションを可能としています。開発した完成度の高いTCAD技術により、最先端のデバイス・プロセス開発での技術課題に対して解決策を提示しつつ、将来の先端メモリの性能や想定される技術課題を試作前に予測することで、見通しの良い、効率的な先端メモリ開発に大きく貢献しています。

TCAD技術活用による開発の流れ

TCAD技術活用による開発の流れ

ナノ材料の評価技術の開発

新規メモリの実現のためには従来のシリコン半導体にはない機能を有するナノ材料(サイズ10nm以下の分子や粒子 n=10-9)の開発が必要になりますが、このような微小な新規材料の電気的特性を評価するのは非常に困難でした。

例えば下部電極上にナノ材料を成膜したのち上部電極を形成する場合、ナノ材料の耐熱性が低く上部電極の成膜温度に耐えられなければ特性が劣化したり、上部電極材料がナノ材料に入り込んで下部電極と短絡する場合がありました。またナノ材料を走査型トンネル顕微鏡(STM=Scanning Tunneling Microscopy )の探針で評価する方法もありますが、良好な再現性を得るのは大変でした。

今回我々は最先端の半導体プロセスを応用して、ナノ材料のサイズと同程度の隙間がある図1のようなナノギャップを制御性良く一括形成し、ギャップ作成後にナノ材料を挿入することでナノ材料の電気特性を評価する手法を確立しました*1。図2のような金ナノ粒子、C60フラーレン、オリゴフェニレンエチレン誘導体などのナノ材料を、5nm、2nmのナノギャップに挿入した電気特性が図3で、1pA(p=10-12)以下の微小電流まで精度良く測れています。図4はそれぞれの材料の0.1pAの電流が流れる閾値のヒストグラムで、多数のサンプルの測定が可能になったことで分布が得られています。

我々は今後も新しい評価技術を開発し、新しいナノ材料の開発に活用することで、新機能デバイスの開発を推進していきます。
 

*1…2018年9月に開催された第79回応用物理学会秋季学術講演会で発表(講演番号20p-231B-6)

ナノ材料の評価技術の開発

ナノ材料の評価技術の開発

プロセス技術

次世代リソグラフィプロセス技術
~ナノインプリント技術~

これまで半導体の回路パターンを形成する光リソグラフィプロセスは回路パターンの微細化要求に応じて、主に波長の短波長化とレンズの口径を大きくする高NA化が進められてきました。さらに、短波長化と高NA化の物理限界に伴い、光リソグラフィを複数回重ねてパターニングするマルチパターニングや極端紫外光によるEUVL(Extreme Ultra-Violet Lithography)へ技術シフトしてきています。しかしながら、工程数増加や装置コストの増大により、半導体プロセスコストの増大が避けられません。この課題を克服する技術として、低コストで微細パターンの形成を可能にするナノインプリント技術に着目して開発を進めています。

ナノインプリント技術は、ナノスケールのパターンが形成された型(テンプレート)をウェハに押印(インプリント)して転写する技術です。ナノインプリント装置は従来の光露光装置で必要であった縮小投影のようなレンズ系光学装置が不要なため低コスト化でき、最先端メモリデバイスへの適用に向けた次世代リソグラフィ技術として期待されています。

ナノインプリント技術

ナノインプリント技術

次世代デバイス向け分析技術

次世代メモリデバイスの高性能/高機能化には、(1)三次元微細構造化に向けたデバイス設計及びプロセス技術、(2)多様な機能性薄膜を導入可能な材料技術、(3)デバイスの微細構造や元素組成を観察可能な分析解析技術等が必要不可欠です。三次元微細構造は、多様な薄膜が三次元的に複雑に積層した構造ですが、各薄膜及び界面の微細構造、元素組成分布等を正確に把握することは高性能かつ高信頼性デバイスを実現する上で重要です。そのためには、デバイス構造中のナノメートルレベルの三次元微細構造を計測可能な分析解析技術が不可欠です。我々はこの課題克服に向け、様々な先端分析技術の研究開発を推進しています。特に、「三次元アトムプローブ技術」は、図(左)に示すように、原子を一つずつ数えるための工夫を施すことで、三次元的な元素分布を計測することが可能です。図(右)はトランジスタ(MOSFET)の実測例であり、構成元素の種類とその三次元分布の可視化をナノメートルレベルで実現することができます。

三次元アトムプローブ技術の原理(左)とMOSFET構造への適用例(右)

三次元アトムプローブ技術の原理(左)とMOSFET構造への適用例(右)

機械学習を活用した画像処理技術の開発

半導体デバイスの製造工程では微細な異常を高精度に検出することが求められます。私たちは従来の画像処理技術だけではなく、機械学習を活用した新しい検査技術の開発に取り組んでいます。

図は走査電子顕微鏡(SEM)による半導体製造工程における欠陥検査の事例を示しています。欠陥検査では例えば半導体ウエハ上の金属配線のショートや断線など、回路のCADレイアウト(*1)とは異なるパターンを検出することが求められます。ただし実際のパターンはCADレイアウトと完全には一致しないため、単純に画像同士を比較すると欠陥以外の部分を過剰に検出してしまいます。そこで機械学習の手法を活用してCADレイアウトを本物そっくりのSEM像に変換し、得られた画像と実際の検査画像を比較するという新しい検査手法を開発しました(*2)。今後も日々進歩していく機械学習の手法を取り入れて検査・計測の高精度化を推進し、更なる製造工程の歩留向上と製品の品質向上に貢献する技術を開発していきます。
 

*1…半導体の製造マスク作成のためのCAD(Computer Aided Design)用の配線などのパターン図面

*2…株式会社東芝との共同開発

CADレイアウトと検査画像を比較した結果(左)と機械学習を活用した検査結果(右)

CADレイアウトと検査画像を比較した結果(左)と機械学習を活用した検査結果(右)

BiCS FLASH™を支えるRIE技術

当社が開発したBiCS FLASH™は、フラッシュメモリの構造が2次元から3次元になることに伴うコストの増加を低減するために、様々な工夫をしています。例えば、データを保存するメモリセルを作る際、板状の電極を連続で積層し、最上層から最下層まで⼀括で⽳をあけ、製造工程(プロセス)数を減らしています。更に、開けられた穴に対して一括で膜を埋め込み、電極を柱状に形成することで、双⽅の電極交点を1つのメモリセルにしています(図1)。これらの製造プロセスの中で⾮常に重要になるのが、⼀定の⽳径でより深い⽳(メモリホール)を形成するプラズマエッチング(RIE*1)の技術です。最適な形状を得るためには、マスク材料やガスの新規開発のみならず、装置による形状およびプラズマ制御技術が求められます。更に、表⾯・気層の制御・および各種シミュレーション技術も駆使しながら、BiCS FLASH™の更なる⾼層化に挑戦しています。

 

*1...RIE:Reactive Ion Etching

図1:BiCS FLASH™のメモリセル形成          図2:プラズマエッチングの要素技術

図1:BiCS FLASH™のメモリセル形成          図2:プラズマエッチングの要素技術

3次元フラッシュメモリ向け単結晶シリコンチャネルプロセス技術の開発

3次元フラッシュメモリの大容量化を実現させるために、ビット高密度化のための高層化技術の開発が進められています。高層化に伴う課題として、チャネル抵抗の増大と多結晶シリコンチャネル(結晶粒界)に起因したセルしきい値のばらつきなどによる性能劣化が挙げられます。この課題を解決する方法の1つとして、シリコンの単結晶化があり、縦型のメモリホールのSiチャネル(マカロニ形状)を単結晶シリコン化する技術の開発を進めています。単結晶化の方法として、TFT(Thin Film Transistor)で検討されている金属(ニッケルシリサイド)を結晶化の成長端とする固相成長技術であるMILC(Metal-induced Lateral Crystallization)に注目しました[1]。我々はこのMILC技術をSiチャネルの結晶化に適用することで、縦型のメモリホールにおいて、ニッケルシリサイドを介して非晶質シリコンからの単結晶形成を実現することができました(図1)。また、この技術を搭載した3次元フラッシュメモリセル素子で、ポリシリコンをチャネルに用いた従来素子と比べて、優れた電気特性を示しつつ、ばらつきも小さくなることを実証しました(図2)。本技術については、2019年12月に米国サンフランシスコで開催された国際学会「IEDM(International Electron Devices Meeting)」において発表を行いました[2]

【文献】

[1] S.-W. Lee and S.-K. Joo,” Low temperature poly-si thin-film transistor fabrication by metal-induced lateral crystallization”, IEEE Electron Dev. Lett. 17, pp.160-162 (1996)

[2] H. Miyagawa, H. Kusai, R. Takaishi, T. Kawai, Y. Kamimuta, T. Murakami, K. Ariyoshi, T. Asano, M. Goto, M. Fujiwara, Y. Mitani, T.Obu and H. Aochi, “Metal-Assisted Solid-Phase Crystallization Process for Vertical Monocrystalline Si Channel in 3D Flash Memory”, 2019 IEEE International Electron Devices Meeting, pp.650-653

図1:金属誘起の固相成長のその場観察TEM像

図1:金属誘起の固相成長のその場観察TEM像

図2:多結晶シリコンと金属誘起の固相成長シリコンのセル電流のゲート電圧依存性

図2:多結晶シリコンと金属誘起の固相成長シリコンのセル電流のゲート電圧依存性

ナノインプリントリソグラフィによるハーフピッチ14nm一括パターンニング技術開発

半導体の回路パターンを形成する光リソグラフィプロセスは回路パターンの微細化が進み、ハーフピッチ30nm以下のパターン形成と製造コストの低減に対応するため、ナノインプリント(以下NIL)技術を開発しています(当ホームページの『次世代リソグラフィプロセス技術 ~ナノインプリント技術~』ご参照)。今回我々は自己整合的な側壁プロセスによる14nmハーフピッチテンプレートを開発し(図1)、ナノインプリントリソグラフィによりウェハ上に14nmハーフピッチのレジストパターンを形成し(図2)、シリコンウエハ上に一括パターニングすることに成功しました(図3)。これによりNILが将来の微細デバイスに向けた低コストな次世代リソグラフィプロセスの有力候補であることを実証しました。

またNILはウェハとテンプレートが接触するプロセスであることから、テンプレート破壊防止(テンプレート寿命向上)や 押印時のレジスト充填時間短縮(スループット向上)、押印時の歪み抑制(合わせずれ向上)が課題となります。我々はパーティクル除去技術によるテンプレート長寿命化(図4)、レジスト充填時の泡抜けを促進する材料 (レジスト材料、ガス透過性塗布カーボン)プロセス技術によるスループット向上(図5)、複雑な高次歪みを補正する技術による合わせずれ精度向上(図6)を実証しました。

本技術については2019年2月に米国サンノゼで開催された国際会議“SPIE Advanced Lithography”において発表を行いました[1]

参考文献

[1] T Kono, M. Hatano, H. Tokue, H. Kato, K. Fukuhara, and T. Nakasugi, “Half pitch 14nm direct patterning with Nanoimprint Lithography”, Proceedings of SPIE - The International Society for Optical Engineering, 10958 (2019)

図1:側壁プロセスによるハーフピッチ14nmのテンプレートの作成

図1:側壁プロセスによるハーフピッチ14nmのテンプレートの作成

図2:シリコンウエハ上の14nmハーフピッチのレジストパターン

図2:シリコンウエハ上の14nmハーフピッチのレジストパターン

図3:シリコンウエハ上にエッチングされたハーフピッチ14nmのパターン

図3:シリコンウエハ上にエッチングされたハーフピッチ14nmのパターン

図4:テンプレート寿命向上トレンド

図4:テンプレート寿命向上トレンド

図5:ガス透過性塗布カーボンによるレジスト充填時間短縮、NILスループット向上トレンド

図5:ガス透過性塗布カーボンによるレジスト充填時間短縮、NILスループット向上トレンド

図6:高次歪み補正によるNIL合わせずれ(オーバーレイ)精度

図6:高次歪み補正によるNIL合わせずれ(オーバーレイ)精度

システム技術

HMB(Host Memory Buffer)技術開発とDRAMレスSSDの実現

近年ノートPCはますます薄型になり、搭載するSSDにも小型化・低価格化の要求が高まっています。しかし、部品数を減らすためにSSDのDRAMを取り除くと、データ読み書き性能が劣化してしまう問題がありました。この度、DRAMレス高性能ワンパッケージSSDを実現するためのHMB(Host Memory Buffer)技術を開発しました。

HMBはホストメモリ(DRAM)の一部をSSDが使えるようにする技術です。DRAMを搭載しないSSDでも、DRAMを搭載したSSDと同等の性能が得られます。実現にはホストドライバとSSDの連携が必要なので、初期化・接続手順(プロトコル)などを考案し、大手CPUベンダや大手OSベンダと協力、PCIe®SSDインターフェース標準規格であるNVMe™1.2(*1) への組み込みにも成功しました。

HMB技術を搭載したDRAMレス高性能ワンパッケージSSDは、当社のSSD事業部でBGシリーズとして製品化され、現在、コンシューマ向けSSDの主力製品の一つとなっています。今後も小型・低価格で高性能なSSDを実現する技術を、継続して開発していきます。

 

*1…SSD向けに開発された通信インターフェース/プロトコル

従来型SSDと新しいHMB搭載SSDとの比較

従来型SSD(左)と新しいHMB搭載SSD(右)との比較 (SSD上のDRAMを省略し、PCのメインメモリの一部をキャッシュとして利用)

  • PCIeは、PCI-SIGの登録商標です。
  • NVMeはNVM Express, Inc.の商標です。

高速・省エネルギーのディープラーニング向けアルゴリズムとHWアーキテクチャの開発

ディープラーニング用のAIプロセッサを開発し半導体回路の国際学会A-SSCC2018で発表しました

ディープラーニングでは大量の積和演算を行う必要がありますが、演算の処理時間や消費エネルギーが大きいという課題にたいして、今回導入した主な新技術は、「フィルターごとの最適量子化アルゴリズム」(図1)と「ビットパラレル方式積和演算器」(図2)です。

まず図1下に示すように積和演算で用いる定数(重み)のビット数を、ニューラルネットワークの各レイアに数十~数千あるフィルタ毎に、別々の最適ビット数を割り当てる手法を開発しました。平均ビット精度を3.8ビットにすると認識精度が50%以下に劣化する「レイヤーごとの最適量子化」(図1中央)に比べ、フィルタ毎の最適量子化(図1下)では平均ビット精度を3.6ビットまで削減しても、認識精度をほとんど劣化させずに、演算量が更に削減できます。

また積和演算器のアーキテクチャとして採用されることの多いビットシリアル方式を前記のフィルター毎のビット数最適化に適用した場合(図2中央)、演算量が大きいフィルターを受け持つ演算機(PE: Processing Element )がボトルネックとなり、「待ち」が発生することが考えられますが、ビットパラレル方式(図2右)では、1ビットに分解し各演算器に順番に割り当てて並列動作させることで演算器の利用効率はほぼ100%に高まり、スループットを高めることが出来ます。

今回開発した技術を用いて、ResNet-50(*1)のニューラルネットワークをFPGA(*2)に実装し、ImageNet(*3)を用いた画像認識のテストで、認識精度をほとんど劣化させずに演算スループットを約5.3倍改善、演算時間と消費エネルギーを従来の18.7%まで削減できることを確認しました。

 

*1…ResNet-50:画像認識用のディープラーニングでよく用いられるニューラルネットワークのモデル。ハードウエアのベンチマークにも用いられる

*2…FPGA(Field Programmable Gate Array):チップ製造後にプログラム可能なロジックLSI

*3…ImageNet:一般的に画像認識のベンチマークで用いられる大規模な画像データセットのひとつ

図1:従来の16ビット固定(上)、レイヤ毎のビット数最適化(中央)、提案するフィルタ毎のビット数最適化(下)

図1:従来の16ビット固定(上)、レイヤ毎のビット数最適化(中央)、提案するフィルタ毎のビット数最適化(下)

図2:レイヤ毎のビット数最適化とビットシリアルの組み合わせ(左)、フィルタ毎のビット数最適化とビットシリアル組み合わせ(中央)、提案するフィルタ毎のビット数最適化とビットパラレルの組み合わせ(右)

図2:レイヤ毎のビット数最適化とビットシリアルの組み合わせ(左)、フィルタ毎のビット数最適化とビットシリアル組み合わせ(中央)、提案するフィルタ毎のビット数最適化とビットパラレルの組み合わせ(右)

高速大容量ストレージ向け25.6Gb/s リング・トポロジー型インターフェース

医療や金融など様々な分野でビッグデータが扱われるようになり、高速・大容量のストレージに対するニーズは年々高まっています。NAND型フラッシュメモリおよびBiCS FLASH™(以下NANDと呼ぶ)を使った大容量ストレージを実現するためには、コントローラに多くのNANDを接続する必要がありますが、図1(a)のようにひとつのチャンネルに多数のNANDを接続すると、多数のNANDにより負荷容量が増加し、動作速度が低下します。また、図1(b)のように多数のチャンネルを使って、ひとつのチャンネルあたりに接続されるNANDの数を少なくすると、高速信号線の数が増大し、コントローラ周辺のプリント基板レイアウトが困難になります。

これらの課題を解決するため、図1(c)に示すようにブリッジチップをデイジーチェーン接続(*1)することにより、少ない高速信号線で多数のNANDを接続し、高速に動作させる手法を考案しました[1,2]。ブリッジチップのチップ面積や消費電力を削減するために下記の3つの技術を開発しました[2]。一つ目はブリッジチップとコントローラをリング状に接続することにより、ブリッジチップ内の送受信機の数を2つから1つに削減する技術、二つ目はPAM4(*2)を用いたシリアル通信を採用することにより、従来から用いられている0/1の2値を使うNRZ(*3)信号を用いた場合に比べ、ブリッジチップ内の回路の動作速度を低減させ送受信器に必要となる性能を緩和する技術、最後はブリッジチップ内のCDR(*4)のジッタ(*5)特性を改善し、CDRをカスケード接続可能にしたことにより、各ブリッジチップ上のPLL(*6)回路を省略しチップ面積と消費電流を削減する技術です。

今回開発したブリッジチップのチップ写真を図2(a)に示しますが、チップは28nm-CMOSプロセスを用いて試作しており、評価のためにブリッジチップとコントローラの両方の動作ができるように設計してあります。評価は、図2(b)および(c)に示すように4つのブリッジチップ((B0~B3)と2つコントローラ(CおよびC’)を接続して実施しました。

図3(a)はコントローラCとして動作しているチップから出力されたPAM4の送信波形をオシロスコープで測定したもので、良好なPAM4波形が観測されています。この最初のコントローラCから出力されたPAM4信号が4つのブリッジチップを通過し、最後のコントローラC’として動作しているチップに内蔵されたアイモニタで観測されたアイダイアグラム(*7)を図3(b)に示します。2周期分の波形で、それぞれ3つのクリアなアイ開口が観測されています。図3(c)には1番目のブリッジチップB0と最後のコントローラC’におけるビット誤り率(BER)の実測結果を示します。どちらも10-12以下の良好なビット誤り率が実現されています。同様の評価を全てのブリッジチップとコントローラで行い、良好に25.6GbpsのPAM4通信が行われていることを確認し、将来の高速・大容量のストレージに適用できる可能性を実証しました。この成果は、2019年2月にサンフランシスコで開催された半導体回路の国際会議「ISSCC 2019 (International Solid-State Circuits Conference 2019)」で発表しました[2]

*1…デイジーチェーン(Daisy chain):複数のチップを数珠つなぎにする構成

*2…PAM4: 4値パルス振幅変調

*3…NRZ(Non-return-to-zero):非ゼロ復帰、0または1の2値の信号を伝送する

*4…CDR(Clock Data Recovery):受信した信号からデータとクロックを再生すること

*5…ジッタ(Jitter):クロックや信号波形の時間方向の揺らぎ

*6…PLL(Phase Locked Loop):基準信号を発生させる回路

*7…アイダイアグラム(Eye Diagram): 信号波形の遷移を多数サンプリングし、重ね合わせてグラフィカルに表示したもの

【文献】

[1] Y. Tsubouchi, D. Miyashita, Y. Satoh, T. Toi, F. Tachibana, M. Morimoto, J. Wadatsumi, and J. Deguchi, “A 12.8 Gb/s Daisy Chain-Based Downlink I/F Employing Spectrally Compressed Multi-Band Multiplexing for High-Bandwidth and Large-Capacity Storage Systems,” 2018 Symposium on VLSI Circuits, pp. 149-150 (2018)

[2] T. Toi, J. Wadatsumi, H. Kobayashi, Y. Shimizu, Y. Satoh, M. Morimoto, R. Ito, M. Ashida, Y. Tsubouchi, M. Nozawa, G. Urakawa, and J. Deguchi, "A 25.6Gb/s Uplink-Downlink Interface Employing PAM-4-Based 4-Channel Multiplexing and Cascaded CDR Circuits in Ring Topology for High-Bandwidth and Large-Capacity Storage Systems", 2019 IEEE International Solid - State Circuits Conference - (ISSCC), pp. 478-480 (2019)

図1 コントローラとNAND*の接続の構成、(a)1組のチャネルを使って多数のNAND*を接続するとNAND*の負荷容量で動作速度が低減、(b)多数のチャネルを使ってNAND*を接続するとコントローラ周辺の高速信号線の数が増大、(c)今回開発したブリッジチップを用いたデイジーチェーン接続。

図1:コントローラとNAND*の接続の構成、(a)1組のチャネルを使って多数のNAND*を接続するとNAND*の負荷容量で動作速度が低減、(b)多数のチャネルを使ってNAND*を接続するとコントローラ周辺の高速信号線の数が増大、(c)今回開発したブリッジチップを用いたデイジーチェーン接続。

*…NAND型フラッシュメモリまたはBiCS FLASH™

図2:ブリッジチップの評価の様子、(a)ブリッジチップのチップ写真、(b)評価時の接続、今回開発したブリッジチップはコントローラの役割も模擬できるようになっており、評価の際はコントローラの送信部(C)とコントローラの受信部(C’)としても用いている、(c)評価基板をスタックした様子。

図2:ブリッジチップの評価の様子、(a)ブリッジチップのチップ写真、(b)評価時の接続、今回開発したブリッジチップはコントローラの役割も模擬できるようになっており、評価の際はコントローラの送信部(C)とコントローラの受信部(C’)としても用いている、(c)評価基板をスタックした様子。

図3:ブリッジチップの評価結果、(a)コントローラの送信部(C)から出力されたPAM4信号、(b)コントローラの受信部(C’)における良好なアイ開口の様子、(c) コントローラの受信部(C’)におけるビット誤り率(BER)、10-12以下の良好なBERが得られた。

図3:ブリッジチップの評価結果、(a)コントローラの送信部(C)から出力されたPAM4信号、(b)コントローラの受信部(C’)における良好なアイ開口の様子、(c) コントローラの受信部(C’)におけるビット誤り率(BER)、10-12以下の良好なBERが得られた。

生産管理技術

工場イノベーション

メモリ製品の大容量化に伴い、工場で取り扱うデータ量も膨大になっています。フラッシュメモリの生産は、自動車等の生産ラインと異なり、約5,000台以上の製造装置・検査装置間を製品が複雑に往来しながら行われます。高い品質を維持するために、1日20億件以上のデータを製造装置や搬送システムからリアルタイムに収集しています。その膨大なデータを用いて、複雑な要因分析を素早く実現しています。例えば、欠陥検査における不良分類率は深層学習(Deep Learning)により大幅に改善、AI技術により不良の原因を推定する時間も短縮しています。キオクシアの工場は四日市にありますが、北上にも建設が進むため、2拠点での効率的な生産を目指し、最先端ツールの導入や社内外でのオープンイノベーションにも携わっています。

四日市工場でのビッグデータ活用事例

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