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高速大容量ストレージ向け25.6Gb/s リング・トポロジー型インターフェース

医療や金融など様々な分野でビッグデータが扱われるようになり、高速・大容量のストレージに対するニーズは年々高まっています。NAND型フラッシュメモリおよびBiCS FLASH™(以下NANDと呼ぶ)を使った大容量ストレージを実現するためには、コントローラに多くのNANDを接続する必要がありますが、図1(a)のようにひとつのチャンネルに多数のNANDを接続すると、多数のNANDにより負荷容量が増加し、動作速度が低下します。また、図1(b)のように多数のチャンネルを使って、ひとつのチャンネルあたりに接続されるNANDの数を少なくすると、高速信号線の数が増大し、コントローラ周辺のプリント基板レイアウトが困難になります。

これらの課題を解決するため、図1(c)に示すようにブリッジチップをデイジーチェーン接続(*1)することにより、少ない高速信号線で多数のNANDを接続し、高速に動作させる手法を考案しました[1,2]。ブリッジチップのチップ面積や消費電力を削減するために下記の3つの技術を開発しました[2]。一つ目はブリッジチップとコントローラをリング状に接続することにより、ブリッジチップ内の送受信機の数を2つから1つに削減する技術、二つ目はPAM4(*2)を用いたシリアル通信を採用することにより、従来から用いられている0/1の2値を使うNRZ(*3)信号を用いた場合に比べ、ブリッジチップ内の回路の動作速度を低減させ送受信器に必要となる性能を緩和する技術、最後はブリッジチップ内のCDR(*4)のジッタ(*5)特性を改善し、CDRをカスケード接続可能にしたことにより、各ブリッジチップ上のPLL(*6)回路を省略しチップ面積と消費電流を削減する技術です。

今回開発したブリッジチップのチップ写真を図2(a)に示しますが、チップは28nm-CMOSプロセスを用いて試作しており、評価のためにブリッジチップとコントローラの両方の動作ができるように設計してあります。評価は、図2(b)および(c)に示すように4つのブリッジチップ((B0~B3)と2つコントローラ(CおよびC’)を接続して実施しました。

図3(a)はコントローラCとして動作しているチップから出力されたPAM4の送信波形をオシロスコープで測定したもので、良好なPAM4波形が観測されています。この最初のコントローラCから出力されたPAM4信号が4つのブリッジチップを通過し、最後のコントローラC’として動作しているチップに内蔵されたアイモニタで観測されたアイダイアグラム(*7)を図3(b)に示します。2周期分の波形で、それぞれ3つのクリアなアイ開口が観測されています。図3(c)には1番目のブリッジチップB0と最後のコントローラC’におけるビット誤り率(BER)の実測結果を示します。どちらも10-12以下の良好なビット誤り率が実現されています。同様の評価を全てのブリッジチップとコントローラで行い、良好に25.6GbpsのPAM4通信が行われていることを確認し、将来の高速・大容量のストレージに適用できる可能性を実証しました。この成果は、2019年2月にサンフランシスコで開催された半導体回路の国際会議「ISSCC 2019 (International Solid-State Circuits Conference 2019)」で発表しました[2]

*1…デイジーチェーン(Daisy chain):複数のチップを数珠つなぎにする構成

*2…PAM4: 4値パルス振幅変調

*3…NRZ(Non-return-to-zero):非ゼロ復帰、0または1の2値の信号を伝送する

*4…CDR(Clock Data Recovery):受信した信号からデータとクロックを再生すること

*5…ジッタ(Jitter):クロックや信号波形の時間方向の揺らぎ

*6…PLL(Phase Locked Loop):基準信号を発生させる回路

*7…アイダイアグラム(Eye Diagram): 信号波形の遷移を多数サンプリングし、重ね合わせてグラフィカルに表示したもの

【文献】

[1] Y. Tsubouchi, D. Miyashita, Y. Satoh, T. Toi, F. Tachibana, M. Morimoto, J. Wadatsumi, and J. Deguchi, “A 12.8 Gb/s Daisy Chain-Based Downlink I/F Employing Spectrally Compressed Multi-Band Multiplexing for High-Bandwidth and Large-Capacity Storage Systems,” 2018 Symposium on VLSI Circuits, pp. 149-150 (2018)

[2] T. Toi, J. Wadatsumi, H. Kobayashi, Y. Shimizu, Y. Satoh, M. Morimoto, R. Ito, M. Ashida, Y. Tsubouchi, M. Nozawa, G. Urakawa, and J. Deguchi, "A 25.6Gb/s Uplink-Downlink Interface Employing PAM-4-Based 4-Channel Multiplexing and Cascaded CDR Circuits in Ring Topology for High-Bandwidth and Large-Capacity Storage Systems", 2019 IEEE International Solid - State Circuits Conference - (ISSCC), pp. 478-480 (2019)

図1 コントローラとNAND*の接続の構成、(a)1組のチャネルを使って多数のNAND*を接続するとNAND*の負荷容量で動作速度が低減、(b)多数のチャネルを使ってNAND*を接続するとコントローラ周辺の高速信号線の数が増大、(c)今回開発したブリッジチップを用いたデイジーチェーン接続。

図1:コントローラとNAND*の接続の構成、(a)1組のチャネルを使って多数のNAND*を接続するとNAND*の負荷容量で動作速度が低減、(b)多数のチャネルを使ってNAND*を接続するとコントローラ周辺の高速信号線の数が増大、(c)今回開発したブリッジチップを用いたデイジーチェーン接続。

*…NAND型フラッシュメモリまたはBiCS FLASH™

図2:ブリッジチップの評価の様子、(a)ブリッジチップのチップ写真、(b)評価時の接続、今回開発したブリッジチップはコントローラの役割も模擬できるようになっており、評価の際はコントローラの送信部(C)とコントローラの受信部(C’)としても用いている、(c)評価基板をスタックした様子。

図2:ブリッジチップの評価の様子、(a)ブリッジチップのチップ写真、(b)評価時の接続、今回開発したブリッジチップはコントローラの役割も模擬できるようになっており、評価の際はコントローラの送信部(C)とコントローラの受信部(C’)としても用いている、(c)評価基板をスタックした様子。

図3:ブリッジチップの評価結果、(a)コントローラの送信部(C)から出力されたPAM4信号、(b)コントローラの受信部(C’)における良好なアイ開口の様子、(c) コントローラの受信部(C’)におけるビット誤り率(BER)、10-12以下の良好なBERが得られた。

図3:ブリッジチップの評価結果、(a)コントローラの送信部(C)から出力されたPAM4信号、(b)コントローラの受信部(C’)における良好なアイ開口の様子、(c) コントローラの受信部(C’)におけるビット誤り率(BER)、10-12以下の良好なBERが得られた。

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